Fechar
Metadados

@InProceedings{LimaDuar:2018:ImDeSB,
               author = "Lima, Raffael Sadite Cordoville Gomes de and Duarte, Jos{\'e} 
                         Marcelo Lima",
          affiliation = "{Universidade Federal do Rio Grande do Norte (UFRN)} and 
                         {Instituto Nacional de Pesquisas Espaciais (INPE)}",
                title = "Implementa{\c{c}}{\~a}o de um decodificador SBCDA/Argos em 
                         FPGA",
                 year = "2018",
         organization = "Semin{\'a}rio de Inicia{\c{c}}{\~a}o Cient{\'{\i}}fica e 
                         Inicia{\c{c}}{\~a}o em Desenvolvimento Tecnol{\'o}gico e 
                         Inova{\c{c}}{\~a}o (SICINPE)",
                 note = "{Bolsa PIBIC/INPE/CNPq}",
             abstract = "Este trabalho, iniciado em setembro de 2017, tem como objetivo dar 
                         continuidade ao projeto de Inicia{\c{c}}{\~a}o 
                         Cient{\'{\i}}fica em andamento desde 2013, que consiste em 
                         desenvolver um modelo em MatLab para o decodificador do sinal do 
                         Sistema Brasileiro de Coleta de Dados Ambientais (SBCDA/Argos), o 
                         qual seria futuramente implementado em um FPGA. A proposta inicial 
                         {\'e} que o decodificador realize o processamento do sinal 
                         utilizando algoritmos de baixa complexidade computacional, para 
                         facilitar sua futura implementa{\c{c}}{\~a}o em um 
                         nanossat{\'e}lite. O decodificador embarcado em hardware pode ser 
                         visto como tr{\^e}s blocos principais: o detector, que identifica 
                         sinais de Plataformas Terminal Transmissoras (PTTs); o 
                         demodulador, que extrai a informa{\c{c}}{\~a}o dos sinais 
                         transmitidos pelas PTTs; e finalmente o terceiro para decodificar 
                         os dados dos sinais demodulados. Devido ao n{\~a}o sincronismo 
                         entre as PTTs, observou-se a necessidade de opera{\c{c}}{\~a}o 
                         multicanal do decodificador. No in{\'{\i}}cio deste trabalho, a 
                         descri{\c{c}}{\~a}o RTL havia sido conclu{\'{\i}}da e 
                         encontrava-se operacional para o decodificador de canal 
                         {\'u}nico, o processamento de m{\'u}ltiplos canais estava sendo 
                         efetuado atrav{\'e}s do paralelismo dos decodificadores de PTTS 
                         (PTTDs). A proposta atual do trabalho {\'e} a 
                         otimiza{\c{c}}{\~a}o do hardware de demodula{\c{c}}{\~a}o 
                         existente, analisando a efici{\^e}ncia de cada uma das 
                         opera{\c{c}}{\~o}es (sub-blocos) codificadas em RTL e alterando 
                         sua arquitetura para opera{\c{c}}{\~a}o multicanal. A nova 
                         vers{\~a}o do hardware foi validada atrav{\'e}s da 
                         compara{\c{c}}{\~a}o da sua resposta {\`a} do modelo MatLab, 
                         submetidos ao mesmo est{\'{\i}}mulo. A an{\'a}lise de 
                         s{\'{\i}}ntese efetuada para o mesmo FPGA apresentou 
                         redu{\c{c}}{\~o}es de utiliza{\c{c}}{\~a}o de hardware, em 
                         compara{\c{c}}{\~a}o com a vers{\~a}o anterior, de: 93,7% dos 
                         blocos de mem{\'o}ria, 47% dos DSPs, 83,7% das LUTs e 47,3% das 
                         SLEs utilizadas. Essa economia de hardware possibilitou que se 
                         trabalhasse com um FPGA menor, da mesma fam{\'{\i}}lia do 
                         anterior. Atualmente est{\'a} sendo realizada a 
                         integra{\c{c}}{\~a}o do decodificador com a interface AHB que o 
                         conecta ao microcontrolador. Os testes de comunica{\c{c}}{\~a}o 
                         da interface AHB est{\~a}o sendo realizados com ajuda do Libero 
                         SoC, que permite a cria{\c{c}}{\~a}o de um microcontrolador 
                         virtual para tal simula{\c{c}}{\~a}o. Posteriormente, faremos a 
                         descarga do firmware na placa do FPGA para realizarmos os testes 
                         finais.",
  conference-location = "S{\~a}o Jos{\'e} dos Campos, SP",
      conference-year = "30-31 jul.",
             language = "pt",
           targetfile = "Lima_implementacao.pdf",
        urlaccessdate = "28 nov. 2020"
}


Fechar